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封装技术
采用3D半导体封装技术来实现在成本和性能上的目标
材料来源:半导体科技           录入时间:2011-6-29 10:19:38

 

  

Achieving cost and performance goals using 3D semiconductor packaging

采用3D半导体封装技术来实现在成本和性能上的目标

概述

市场需求一直是发展更高密度电子封装技术的重要推动力,而这种需求主要是来自于高容量的手机市场。对于消费者来说,最终的期望是新一代产品能具备更为强大的功能,并且相对于前一代的产品来说要能有更小的体积、更高的性能、更为广泛的应用以及更大的数据存储容量。每家公司在规划它们的产品时存在着两个主要的选择方向:一种方法是提高单一硅芯片上的集成度(即采用系统级芯片SOC),另一种方法是将许多已有的硅芯片单元集成整合在单一的封装结构体中(即系统级封装SiP)。随着大规模批量生产的实现,产品的成本可以稳定在一定水平,所以先进IC封装的创新就变得更加容易实现,即使对其它产品领域也是如此。

Vern Solberg, STC-Madison, Madison, WI USA

通过开发更为复杂的硅芯片集成工艺可以提升半导体器件的功能,但是它的实现一般都需要大量的资本以及时间上的投入。一位主要半导体封装公司的执行官曾表示:“总体说来,如能更经济地实现功能的集成,应该是采用系统级芯片SOC”。这里的关键词是“经济地”,这也就限制了系统级芯片(SOC)封装的适用范围。虽然SOC方法能有效地减小整个系统的尺寸,并且能提升器件整体的功能及其性能表现,但是其设计过程的复杂性,以及选择和获取它人专有的知识产权(IP)等都可能是相当昂贵的行为。更为重要的是,定制硅芯片产品的研发周期可能需要数月至数年,这就可能会与大多数手机产品的寿命周期形成冲突

1. 当前 SiP方法的不同形式。来源:iNEMI 2009 产业发展路线图

为了迅速地解决用户对更多功能的需求问题,许多公司已经跳出了单个芯片的封装形式,采用了多种形式的多芯片系统级封装(SiP),其中一些典型的封装创新形式如图1所示。在由Prismark提供的一份市场报告中曾将多芯片SiP分为四种类型:

模块: 它是一种基于采用低温共烧陶瓷(LTCC)和印刷电路板(PCB)作为基板的模块,它包含有一个或多个未经包封的裸芯片,并与经球栅阵列(BGA)封装、管脚栅阵(LGA)封装或castellated joint封装的分立无源器件进行组装集成。大多数高容量模块的设计是用于射频电路产品,诸如移动电话中的功率放大器模块和蓝牙模块等。

多芯片模块(MCM): 包含有多个未经包封裸芯片和所采用的无源器件,多个芯片以并排和堆叠形式进行组装,最终的封装结构具有标准的外形。其实例有:图形处理器与存储器的多芯片模块以及CPU与存储器的多芯片模块。

3D堆叠芯片封装: 具有所有标准封装的结构外形,包含有25(或者更多) 芯片的垂直堆叠结构以及一个引线框架、PCB或者柔性电路基板。这种封装最基本的应用就是手机中的存储单元。

3D堆叠PoPPiPPoP结构包含了已预封装好的器件,它所采用的是在引线框架、PCB以及柔性基板上的将预封好的器件进行相互堆叠的结构形式。封装中封装PiP包含有封装体的堆叠结构,其中的芯片堆叠组中有一个是已经包封的封装体。

封装设计者所面临的首要挑战是如何选择一个最佳的 SiP结构。对2D的应用来说,无论是采用面向上(引线键合)或者面向下(倒装芯片、钉头凸点或引脚键合)的封装方法都可以把每个芯片装配在SiP的插入层上。模块和MCM结构通常被归类为是一种2D结构,它们一般是以陶瓷薄片、有机复合薄片或者硅片作为基础衬底,来与已经包封的和未经包封的器件进行互连。很多公司已普遍采用更小尺寸的无源器件,并以倒装方法来减小模块的尺寸。另外,许多商业化组件的结构尺度也已经有了显著的减小,并且在基板制造技术上的研究进展已经能够使各个器件间的间距变得更小。再者,组合使用高密度堆积制造技术与埋入式无源器件,也能产生一个非常高效的2D组装结构。

这种2D封装结构虽然非常适合于大量而广泛的产品中,但可能还是不能满足无线领域手机开发商对更小外形尺寸产品的要求。许多公司目前所开发的大量的具有长期性应用的产品,正在采用一种能将众多功能组装进单一封装体结构中的新封装方法。堆叠多个芯片元件以及/或将多个独立的封装体垂直组装在单一封装结构体中,已经被证实在减小封装外形尺寸上它是一种非常有效的和经济的封装方式。多芯片封装一般已被证明是一种优于芯片级系统SoC的替代方法,因为它可以十分经济地将许多不同的、但又是功能互补的单元进行集成。然而对于3D多芯片封装的设计来说,则需要对器件、封装体互连的要求,以及封装体与插入层结构界面这三者之间的关系要有深刻地了解。

通常可以将23个芯片包封在一个窄节距球栅阵列(FBGA)封装的结构中,这样就能在更小的空间尺度中来增加器件的功能,这对用户来说是非常有利的。高效率芯片堆叠封装的组装工艺可以采用不同尺寸芯片的组合,此时芯片将以金字塔形式进行堆叠。在堆叠相同尺寸的芯片时,必须先单独安装一个芯片并完成引线键合,然后再添加下一芯片,此时为了给下层芯片键合引线的线弧留出空间,就必须在有源芯片层之间插入一个间隔层。芯片堆叠工艺使得封装供应商能迅速开发出基本型的多芯片组合体,封装供应商和用户工程师采用协同设计方法,就能在几个星期内开发出一个新产品,并且能优化整个系统的互连,来减小或消除封装设计中的反复过程,从而可节省硬件成本和缩短设计周期。

采用硅通孔(TSV)工艺来对相同尺寸的裸芯片进行直接接合和互连已经逐渐发展成为一种可行的技术,它可以将一个硅芯片直接互连至另一硅芯片上。在存储器应用领域最常采用的 TSV工艺可以将多个薄芯片结合成为一个单片形式的结构。然而,多芯片堆叠还存在着明显的缺点,除非能在芯片组装前,就能对所有未经包封的裸芯片都经过预测试并确认为是好的芯片(KGD),否则,与传统单芯片封装相比,多芯片封装的良率将可能远低于可接受的水平。

叠层封装可以降低风险

封装上封装PoP这种新方法在SiP的广泛应用已被证明其优点已远远超出了人们的预计。公司用户已经认识到,如果半导体芯片在组装结合之前就已独立地进行了预封装和测试,它们就可以生产出具有更高良率、更为经济的具有复杂混合技术功能的产品。对最为普遍的PoP应用的解决方案来说,是使用一种根据JEDEC标准阵列封装形式所设计的封装组件(图2)。因为在变换到PoP堆叠封装结构之前,已经对单独的封装体进行了全面的测试,这就使得对预封装好芯片堆叠的风险系数大为降低。

2.具有JEDEC标准形式的PoP组件。 来源: JEDEC 出版物 95-4.22

声明

蓝牙是Bluetooth Special Interest Group公司的注册商标。

参考文献

  1. Prismark Report, 2009 SiP Roadmap.
  2. 2009 iNEMI Industry Roadmap, Component and Subsystem Technologies Section.
  3. IPC International Technology Roadmap for Electronics, 2008-2009, Part B, Technology Trends and Part D, Component Packaging.
  4. ITRS White Paper 19.0, The next Step in Assembly and Packaging: System Level Integration in the package (SiP).
  5. Yole Développement, 2009 Report, Memory Applications: Packaging and Integration Trends.

 

 


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