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3D封装技术的第二波浪潮:叠层封装PoP
材料来源:半导体科技           录入时间:2011-6-29 16:24:10

 

 The second wave of 3D packaging technology: PoP

3D封装技术的第二波浪潮:叠层封装PoP

叠层封装(PoP)使3D封装技术的发展迎来了第二次浪潮,它的发展是为了满足对一种能以更高的效率进行封装的技术需求。叠层封装(PoP)能将具有相同外形的逻辑和存储芯片的封装体进行再集成,而不会产生在采用堆叠逻辑-记忆芯片这种封装方法时所产生的在制造上和商业上的各种问题[1]

Mario A. Bolanos, Texas Instruments Inc., Dallas, Texas USA

消费类和便携式电子产品的持续增长推动了新型封装技术的发展,使它们向着进一步减小产品外形和微型化的方向发展。例如,具有微型化性能的芯片尺寸封装(CSP)和晶圆级芯片尺寸封装(WL-CSP[1]等新型封装技术已经有了很大的发展。目前在封装微型化的革新上还存在着强烈的需求,即希望能采用三维(3D)封装形式来将多个元件整合在一个封装体中以满足这些器件的应用需求。

3D封装技术已经发生了阶段性的演变。它的第一波浪潮是在一个封装体中进行多个芯片的堆叠。其最初的发展和成功是源于它能满足在同一封装体中堆叠若干个存储器芯片的需求,堆叠芯片封装极大地满足了由于移动电话和便携式电子产品的日益增长对海量存储器件的需求。

3D封装的第二波浪潮就是叠层封装(PoP)。本文将介绍叠层封装PoP的主要特点及其所面临的挑战,譬如在回流焊工艺中如何对封装体的翘曲问题进行控制。此外,本文还提出了解决这些问题的相应方案[1]

封装技术的演变

1显示了从单一芯片封装到多个芯片封装的技术演变过程,以及它们对器件微型化和一体化所带来的影响[2]

1.  封装微型化和一体化集成的演变过程

 

3D封装的第一波浪潮:芯片堆叠封装

目前已经存在众多可供应用的堆叠芯片封装结构,在其中的一些结构中包含了不同尺寸的芯片,并以金字塔的形式逐层往上堆叠。另外一部分结构则使用相同尺寸的芯片逐层往上堆叠(图23[2]。此外,还有一种对不同尺寸的芯片进行堆叠的方法,它在上部芯片和底层芯片间插入了一个间隔层,以产生芯片的悬空(over-hang)结构。在所有上述情况中,芯片减薄、引线键合、倒装芯片,以及芯片之间的间隔垫片(spacers)和芯片的薄膜粘贴片等,成为了这种封装类型的主要支持技术。为了支持移动电话和便携式电子产品对海量存储器件日益增长的需求,芯片堆叠封装,即能在单一封装体内堆叠若干个存储器芯片的技术得到了其发展的初始动力并已经取得了成功,。

2. 金字塔式的堆叠芯片封装

与此同时,也有一些产品需要将逻辑芯片和存储器芯片进行堆叠,但这些产品目前还没有取得像堆叠存储器芯片那样的成功。尽管如此,重要的是要了解它所面临的挑战并不存在于技术上,而仅仅是存在于生产和供应链的商业模式上。

3.  以金字塔式进行相同尺寸芯片堆叠的芯片堆叠封装

进一步说来,并不是所有的逻辑芯片供应商在它们产品库中都包含有存储芯片产品,这需要与存储芯片供应商一起进行复杂的采购安排,包括对质量、电学测试,以及已知为好的芯片KGD等方面的保证。这一难题使得在某些情况下会降低对存储器芯片商业化采购的灵活性。缺乏足够的芯片-封装间的协同设计工具也会影响到生产量的爬升及其在合适的时间进入市场的能力。其最终的结果是增加了产品的成本,以及在快速进入细分市场的时间上受到了限制,最终使得在推出新产品上的时间延迟将会达到令人无法容忍的地步。

要解决这些问题,就需要将逻辑器件芯片和存储器件芯片集成整合到一个封装体中,这就导致了一种新的解决方案,即叠层封装(PoP)技术的发展 [2]

3D封装的第二波浪潮:叠层封装PoP

在不涉及处理因逻辑芯片-存储器芯片堆叠的封装方法所产生的生产物流和商业有关问题的情况下,叠层封装PoP技术的出现,是对开发一种能在同一封装体中集成整合逻辑芯片和存储芯片以满足对更高密度封装的技术需求。德州仪器公司TI已已经开始了对PoP技术的研发,并且将能在5年内具备大批量生产PoP的能力。

 

4. a)叠层封装(PoP- 底层封装体中包含一个芯片。

             b) 叠层封装(PoP- 底层封装体中包含有两个芯片的堆叠。

 

顶层封装体一般是用来对于存储芯片的包封,并且在大多数情况下根据产品的需求它可以进行多个存储芯片的堆叠。由于它在与底层逻辑芯片的封装体整合为一体之前,就可由存储芯片供应商预先进行全面的测试,这就使得存储芯片的堆叠封装成为一种能实现使用已知为好芯片KGD的方法。

采用标准的表面贴装SMT工艺和一个回流焊工序,在位于底层封装体四周的焊垫上形成底层封装体与顶层封装体间的电学互连,它与底层封装体与系统主板的组装互连过程同时进行。上述工艺过程是完全可行的,因为存储芯片堆叠封装体的引脚数通常非常少,这些引脚可以安排在底层封装体的四周。此种工艺的主要的要求就是要防止任何模塑料或下填充料对位于底层封装体四周的互连焊垫区域产生沾污,不然的话,在将底层封装体与顶层封装体进行互连时,表面贴装SMT的良品率将会面临降低的风险。

叠层封装已经在市场中取得了很大的成功,它已经有着极高的增长幅度。然而在提到它增长的同时,还有一系列问题需要给予解决,例如如何在回流焊过程中对封装体的翘曲进行控制等。在底层封装体连接到系统主板时,也需要进行严格的工艺过程控制才能保证表面贴装SMT的良品率。

业界对此已经进行了大量的工作,旨在优化用于这些封装体构成材料的清单,其目的就是尽可能地来减少封装体的翘曲度。表面贴装技术(SMT)只是这种封装技术的起步关注点,目前它作为一个标准的工艺过程正在全球的代工制造业和主要的原始设备制造商(OEM)那儿还得广泛的应用。

上述问题将会作为叠层封装的新需求而被提及,比如整个封装体的总厚度减小,底层逻辑芯片封装体具有更多层次的芯片堆叠,更高的集成密度和引脚数,以及减小顶层封装体和底层球栅阵列BGA封装体焊点的节距等。

人们正在考虑采用一些替代方案来解决封装体的翘曲控制问题,例如采用更薄的芯片和更薄的基板,采用薄膜来粘贴芯片,精心设计具有良好性能的材料,采用更薄的模塑料包封帽层以及倒装芯片互连,其目的都是为了降低芯片和基板间互连净空的高度。所有对这些影响封装翘曲度和SMT组装成功率各种变数的研究和发展成果都将会继续提升叠层封装PoP的性能[4]

结论

半导体工业极大地受益于消费和便携式电子产品的数量增长及其在应用上的成功。具有封装体堆叠、一体化整合和3D技术的先进封装技术推动了市场所需要的更高层次一体化和微型化封装的发展。与晶圆级封装和四方扁平无引脚封装(QFN)一起,叠层封装PoP已经成为过去10年中封装界最为成功的技术,并且这种成功将会在未来10年中得以继续的扩展。

5. 3D封装技术的演变过程

如今的半导体封装业已经处在3D封装技术时代的中期阶段,随着它的不断发展,以及采用由3D封装技术第三次浪潮(TSV)早期阶段所演化而来的新型封装技术,目前封装业界可能正处于3D封装技术时代第二次浪潮-叠层封装(PoP)-的顶峰阶段(图5)。

 


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