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什么技术可以替代极紫外(EUV)光刻?
材料来源:半导体科技           录入时间:2014/12/5 9:16:22

虽然业界对极紫外光刻(EUV)仍抱有很高的期望,但是它在应用上的长时间延迟使得人们将注意力转向了其他替代技术。

PETE SINGER, Solid State Technology主编

据位于纽约州Albany的IBM EUV卓越技术中心报道,他们对ASML NXE3300B扫描光刻机上的40W光源进行了升级并取得了良好的效果,推动了EUV技术的最新进展。进行升级后的投影光源性能比44W EUV光源的性能还要好,对该性能的测量是在中间聚焦区进行,并在晶圆层面的光致抗蚀剂膜曝光上得到了确认。设备在光源升级后的最初24小时运行中,在正常的生产批次模式下完成了637片晶圆的曝光加工。IBM的EUV开发项目经理D. Corliss认为这是一个技术上的“分水岭”。

半导体顾问(Semiconductor Advisors)公司的评论员、著名分析师R. Maire说道:“这个技术在曝光功率上并没有太大实质性的增长,当然也不是一种技术上的突破,它只是一个渐进式的改进而已”。他还说:“我们还没有建立一个EUV掩模板的‘生态系统’,来将光致抗蚀剂和许多其他部件用于可行的商业化EUV生产。我们仍然还有很长的路要走,因为这个技术改进并不能改变这一事实,即EUV还不能在10nm技术节点中实现生产性应用”,而10nm技术节点则有望在2015年底或2016年初投入生产。

然而,EUV的支持者们仍然保持乐观的态度。SEMATECH的光刻技术主管K. Cummings说:“听到IBM与ASML的工作结果已达到/超过了他们所预期的生产效率,这确实是一个好消息。很明显,在这个行业中,EUV LPP光源尚不能满足计划的进程要求,光源改进在时间进度上还无法令人满意。然而这个报道还是能给我们一些信心,使得我们可以在其改进的时间进度上前进一步。此外,这个里程碑是至关重要的,因为它达到了能持续推动EUVL HVM发展所需的晶圆产量。随着扫描光刻机的产量以及SEMATECT在零缺陷掩模基板和低曝光剂量高分辨抗蚀剂上所获得的成功,现在正是发挥Albany能力优势的最佳时刻,来进行EUVL制造所需材料和工艺的开发进程”。

IMEC的总裁兼首席执行官Luc Van den hove认为,EUV能符合成本效益要求,是“绝对需要”的一种光刻方法。在成像性能方面,IMEC和ASML一起对一些最新的光刻设备硬件进行了表征,结果显示对于13nm半节距的线条和22nm的接触孔均有着很好的分辨率性能。Van den hove说:“采用双重图形化技术,我们已经实现了9nm的半节距”,“而几年前谁能想到这么小的尺寸竟然可以用光刻得以实现?”。

IMEC工艺技术部的一个资深副总裁An Steegen表示:EUV光刻的理想切入点是在10nm节点(或者用IMEC的术语称为N10)。Steegen说:“如果你看一下成本核算,EUV的最佳切入点实际上是在N10,因为此时你可以用EUV的单次成像来替代浸没式的三重成像”。由于N10节点技术很快就会实现,估计到2015年底或2016年初它将投入生产,那就意味着到那时光刻的整体发展局面将已经是建筑在浸没式多重成像的基础上。Steegen 还说:“那时候你将可能会看到最为困难的状况,即只能在N10生产工艺的最关键层上采用EUV光刻”。

有趣的是,业界龙头英特尔公司已经表示,他们不会在14nm技术节点中使用EUV技术,甚至估计在10nm节点也不会采用EUV。在2012年英特尔开发者论坛(IDF)大会上,英特尔技术与制造事业部的主管M. Bohr表示:在10nm节点时,“对某些掩模层光刻将会需要进行四重成像,但它仍然是一种经济而有效的光刻手段” 。

图1. 多重成像可以实现小于10nm尺寸的图形(来源:Applied Materials公司)。

图2. 多重图形化会增加很多工艺步骤及其成本(来源:ASML)。

图1显示了只需采用间隔掩模板的多重成像而不用EUV光刻就能形成小于10nm尺寸的图形,而图2显示了多重图形化会增加光刻工艺的成本及其复杂性。

在今年的早些时候,在美国马萨诸塞州North Reading召开的SEMI东北地区论坛(SEMI-NF)上,Applied Materials公司的高级技术总监P. Martin畅谈了多重图形化技术所面临的尺寸缩小、成本上升以及复杂性增加等问题。他说:“关于在尺寸上的缩小将会如何终结,这一问题在业内已经有了很多的讨论”。他认为如果我们只看到当前在器件结构上的变化,如FinFET已经缩小至7nm和5nm以及在光刻复杂性上的增加,采用不同类型的成本模型来进行推算,那我将不得不同意上述观点。但是争论的焦点还是在器件结构的变化上,即器件准备如何来适应这种具有挑战性的图形复杂性问题。

Applied Materials公司DSM业务部首席营销官T. Lee表示:持续的按比例缩小并不是全部由光刻技术所驱动,而是3D器件结构。他在今年Semicon West大会的演讲中说:“等比例缩小在过去可以通过光刻来实现”,“我们现在所看到的情况却是同时对材料和3D器件结构进行改进来实现按比例缩小”。3D器件结构包括有FinFET以及带埋层字线和位线的3D NAND NRAM,Lee说:这些器件将代表着“在三维层面的进一步缩小和采用光刻技术在横向缩小之间的对决”。Applied Materials公司瞄准3D器件市场最近推出了几款设备新产品,其中包括有Producer XP Precision CVD系统。

Martin说:“当涉及到与生产能力有一定相关性的因素时我们真的很矛盾”。Martin还补充说:“器件的图形结构尺寸比我们正在使用的光波长要小得多。我们正在研究引入与双重、三重和多重图形化相关技术及其复杂的工艺流程,而此时最好的平衡点就是EUV。如果我们能使EUV获得真正的生产能力,那我们会进入这样一个状况:也即器件的尺寸将和光波长大小相同,但问题是EUV在实际应用上已经延迟了。现在的挑战是如果它不能达到10nm要求,我们将需要着眼于7nm。如果我们开始着眼于在7nm和5nm中引入EUV的机会,那我们所研究的尺寸此时还是已经小于波长了。EUV的波长是13.5nm,那么与双重图形化相关的复杂性问题又将会重新需要面对”。

EUV掩模板的挑战

在不断推动和发展能实现量产的EUV光刻技术的过程中,下一个主要障碍是难以获得无缺陷的掩模基板。Veeco公司的市场部的高级总监T. Pratt表示:目前现有的设备还不能生产出这种能满足必需良率要求的掩模基板以支持EUV在产量上的爬升。Pratt说:“根据目前的产能,目前EUV掩模基板的生产能力还不能足以支持计划发货中ASML扫描光刻机”, “ASML将在工厂现场中进行某种光源上的升级。在升级开始阶段,工厂中EUV扫描光刻机总的有效晶圆产量将会翻几倍,这不是当前已有的掩模基板供应所能够支持的”。

到2015年掩模基板上尺寸大于62nm的缺陷将需要达到为零。SEMATECH在2012年报道了他们的研究工作,结果显示大于50nm的缺陷有8个。Pratt说:“这方面已经取得了很大的进展,但还是未能实现零缺陷的要求”。Veeco公司是EUV掩模板多层沉积设备的唯一供应商,已经有计划来升级现有的Odyssey设备,并在2017/2018时间段内建立一个新的技术平台。

图3. EUV掩模板要比传统的光掩模板复杂得多(来源:Veeco公司)。

图3是一个EUV掩模板的结构示意图,它要比传统的光掩模板复杂很多。

Pratt表示:对EUV产量爬升会产生影响的是无缺陷掩模基板的供应问题。“尽管业界已经付出了多年的努力和大量的投资,但是EUV光刻至今还不能投入实际的生产应用中,其两个主要的障碍是EUV的光源以及掩模缺陷问题。当这两个问题能开始取得进展时,人们才能开始更加认真地对待EUV投入生产时所需要担忧的问题清单。

电子束替代方法

 能用来替代EUV和十分复杂的(且昂贵的)多重图形化的方法并不多,只有多电子束(MBE)、纳米压印和定向自组装等技术。采用单一电子束的光刻已经用于掩模板以及器件原型设计的加工已经很多年了,这种设备已有不少公司,如Advantest、IMS、JEOL和Vistec等公司可提供。

用单一电子束来绘制图形在产量和成本上始终无法与大规模并行式光学曝光系统相竞争。最近,TMSC的B. Lin认为电子束光刻的时代已经来临,那么其原因何在?由于数字电子技术已经能够在可管理的空间内十分经济地提供每秒千兆的数据传输速率,从而可实现非常高的晶圆上图形的加工产量。MEMS和封装技术已经十分先进,足以将电子波束数量和电子束图形描绘速度增加几个数量级。电子束技术通常比光学曝光系统具有更高的图形分辨率 [1] 。在去年,TSMC和KLA-Tencor公司提出了反射式电子束光刻(REBL)系统,它可以进行多重电子束的图形直写,可用于大批量的晶圆制造中。

多电子束系统也正在由Multibeam(由著名的David Lam担任其CEO)、IMS和MAPPER等公司联合开发中。MAPPER公司成立于2000年,由Pieter Kruit教授和他的两个应届毕业生Marco Wieland和Bert Jan Kampherbeek所创办。

电子束图形直写技术能使人感兴趣的是:它可以与普通的浸没式光刻技术结合在一起使用。英特尔公司的高级研究员和高级光刻技术总监Y. Borodovsky将二者称之为是一种具有“互补性的光刻技术”。他表示电子束直写技术(EBDW可以作为一种互补性的光刻解决方案来替代EUV,以打破采用节距间隔的193i光刻来制作线条阵列图形的传统。除了在关键层光刻上能保持193i这一成熟技术的优点以外,这种方法具有更低的掩模成本(不需要采用光栅切割掩模和通孔掩模),并且避免了用于掩模制造基础设施的升级成本。

目前已成立了一个致力于开发用于掩模图形描绘和直写的电子束技术的组织:E-beam Initiative (www.ebeam.org)。

纳米压印光刻

步进和快闪式压印光刻(SFIL)是紫外纳米压印光刻(UV-NIL)技术的一种形式,它具有较高的分辨率和图形加工能力,是能够满足未来半导体器件在图形分辨率上要求的下一代光刻技术之一。Austin的子公司Molecular Imprints(现属于佳能的全资子公司)目前已经成功地将该技术实现了商业化应用。在过去的十年多时间中,Molecular Imprints公司在技术平台、材料、模板及其应用上已经投入了1.65亿美元。

在2004年,佳能开始进行研究纳米压印光刻(NIL)来实现亚20nm尺寸的高分辨率图形化工艺,并在2009年它与Molecular Imprints公司和另一个主流半导体制造商进行了联合开发。佳能公司说纳米压印光刻(NIL)技术有着诸多的优点,如它的高分辨率性能、高对准精度和低成本等。但是,也有其他的报道,说它在工艺整合上还存在着很多问题,如缺陷率、产量和套刻精度等问题都必须得以解决,才能将步进和快闪式压印光刻(SFIL)用于先进半导体器件的大批量制造上。

DSA非常有前景

IMEC的Van den hove认为对定向自组装(DSA)光刻技术的开发“非常具有前景”, Steegen说该项工作目前主要侧重于降低缺陷率。在DSA光刻技术中,首先需要将含有块段共聚物的抗蚀剂沉积在某种导向结构的顶部,由于工艺的自定向特性就可以形成具有非常高分辨率且十分规则的图形。

使用DSA光刻技术的诀窍是它需要用一个双重曝光来去除位于器件图形边缘部位的随机图形,这种“切割掩模”所需的分辨率也非常之高。Van den hove说:“我们确信它不能够用来替代EUV或者其他高分辨光刻技术,但我们也非常确信它将会和EUV技术结合使用”,“当然它也会对EUV保持一种非常大的技术压力” 。

Steegen将DSA描述为一种具有互补性的光刻技术,它有着很好的发展势头。该种工艺开始于在晶圆上先形成一个“尺寸宽松”的引导结构图形,然后根据块段共聚物中聚合物的长度,来将引导结构中的间隔复制成为多条线段和间隔。Steegen 说道:“这些材料的缺陷率大小将会成为降低缺陷的关键。我们到今年年底的目标是60个缺陷/ cm2,这个数值在明年将会有进一步的降低”。

IMEC的研究工作显示,聚合物顶部层具有硬质掩模的特性,它具有足够的抵抗刻蚀的承受能力,即使将图形刻蚀过程一直进行到硅也不会出现问题。Steegen说:“这是相当新的数据且非常有发展前景”。IMEC已经在寻找DSA达到哪一级技术水平时就可以将它用于逻辑N7的工艺流程,他它会以FinFET的鳍和间隔结构为其光刻应用的最初目标。Steegen说: M1金属层的光刻对它将会是一个挑战,因为M1金属层的图形并不规则,“这使得它难以用DSA来光刻,但是我们正在对DSA技术进行进一步研究以做到这一点”。

以下是IMEC总结的在DSA开发上的进展:

  • 在材料选择和工艺整合流程上进行了优化,使多线条阵列的尺寸下降到14nm,实现了在体硅上的图形转移。
  • 通过采用SOG/SOC硬掩模叠层结构,已经建立了DSA第一模板工艺。
  • 致力于研究缺陷率的降低及其形成机理,目前水平已达到350个/cm2,到2015年的目标为60个/cm2
  • 还需制定出提高掩模图形对准和套准精度的策略。
  • 首批对N7节点的实施结果已经确认:作为SADP EUV或SAQP 193i的替代技术进行了FinFET的光刻,作为EUV SP/DP或193i LE3的替代技术进行了通孔的光刻。

总结

业界对EUV光刻仍抱有很高期望,但是它的长时间延迟应用使得人们将注意力转向了其他可能的替代技术方案。多重图形化光刻是昂贵的但十分有效,例如,英特尔声称在它即将生产的14nm器件中将不会采用EUV光刻技术;多电子束工艺发展十分迅速,我们看到与传统光刻技术具有互补性的电子束直写技术所起到的作用;与此同时,定向自组装(DSA)早期研究所取得的成果,说明它也是非常具有发展前景的一种光刻技术。DSA可以和EUV光刻技术相结合,将可应用于7nm技术节点,预计在2017/2018时间段内能够投入生产。垂直NAND和FinFET等一些新的器件结构也为光刻技术减轻了压力,但是对其他工艺领域如沉积和刻蚀技术等也提出了新的挑战。


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