RS 材料 新能源
捷径: 新闻动态 采访报道 制造工艺 封装技术 设备与材料 纳米技术 芯片设计 FPD MEMS 新能源
制造工艺
更好的工艺控制将对未来芯片尺寸缩减起到关键作用
录入时间:2016/2/29 11:40:31

 

 

泛林集团全球产品执行副总裁Richard Gottscho 博士

对于半导体产业来说,2016年将会是激动人心的一年——多重图形、鳍式场效应晶体管(FinFET)以及3D NAND等多项关键技术将陆续在全球范围内进入量产。尽管这些技术的应用延长了摩尔定律的寿命,但不断增加的工艺步骤和总体复杂程度也给减少工艺波动带来了严峻挑战。

在10纳米及以下工艺节点上,晶圆边缘位置误差(EPE)已成为阻碍半导体工艺进步的一大制约因素。在过去,边缘位置误差程度主要是由光刻套准过程的对准偏差决定。而今天,其他工艺过程也可能成为这一问题的主因。由于光刻和非光刻工艺中产生的波动不断增加,这导致边缘位置误差值甚至超过设计规范所允许的范围。而多重图形技术(如光刻-干刻-光刻-干刻)的采用则进一步恶化了这一状况。解决问题的方法之一是减少掩膜版数量,譬如升级到下一代极紫外光刻蚀。但无论极紫外光刻蚀未来是否能够实现,我们都可以通过在沉积与刻蚀过程中降低刻线边缘粗糙度来实现产品套刻精度的提高。

另一个导致边缘位置误差的原因是间距变动。在使用数个沉积与刻蚀工艺步骤以定义刻线及空间图形的自对准图形整合方案中,这一点表现得尤为明显。这样的情况下,关键尺寸不仅由光刻决定,还会受到用于双倍或四倍集成制程中的核心刻蚀,间隔沉积、间隔刻蚀以及湿法清洗等工艺的影响。为了提高关键尺寸的均匀度,并最大限度降低间距变动的影响,许多先进的工艺及工艺控制解决方案,譬如原子层沉积技术以及通过芯片尺寸微调来修正前程图形波动等手段,都将逐步被应用于大规模量产。

除多重图形以外,设备构架逐步由2D向3D发展同样带来了技术复杂度的显著提高。例如,在鳍式场效应晶体管中,沟道区域不仅由鳍状结构的长和宽决定,还会受到高度的影响。因此,在各个维度上对图形线宽进行精确控制对于鳍式场效应晶体管器件的性能至关重要。我们认为未来对于精确的原子层刻蚀技术的需求将会不断增加。这一技术能最大限度地降低对器件的损伤,减少粗糙度,并增加刻蚀选择比。

在3D NAND技术方面,沿垂直方向堆叠存储单元也给工艺控制带来了新的挑战。要实现多层芯片的储存单元自上而下均匀的堆叠,需要对薄膜堆叠沉积、硬掩膜沉积、硬掩膜刻蚀以及储存单元的深孔蚀刻进行严苛控制。目前,3D NAND技术已实现最高48层堆叠的规模化生产。随着固态器件(SSD)逐渐采用 3D NAND技术,后续3D NAND结构将需要堆叠高达100层左右。这对半导体设备供应商和芯片制造商都提出了更加严峻的挑战,并推动他们不断通过更为先进的工艺控制来减少波动并提高良率。

今天,众多技术突破带来了芯片的低能耗、高密度、高性能,这些让整个半导体产业都为之获益。但同时,芯片生产商们也面临着由工艺复杂度和生产成本提高所带来的巨大挑战。下一代非挥发性内存不同方式的互联策略、新沟道材料,以及纳米线等新型设备架构都会进一步增加工艺复杂度,这要求生产厂商更好地控制各个工艺单元以及工艺单元之间的相互影响。毫无疑问,找到能更好地加强工艺控制、减少工艺波动和降低成本的解决方案,将会对芯片尺寸的进一步缩减,乃至半导体产业的未来发展起到关键作用。


上一篇:半导体芯片制造构建智能制造体系 下一篇:半导体产业工艺控制(缺陷检测与量...

版权声明:
《半导体科技》网站的一切内容及解释权皆归《半导体科技》杂志社版权所有,未经书面同意不得转载,违者必究!
《半导体科技》杂志社。
 
 
 
友情链接
首页 | 关于我们 | 联络我们
Copyright© 2018:《半导体科技》; All Rights Reserved.
请用 Microsoft Internet Explorer 6.0 或以上版本
Please use Microsoft Internet Explorer 6.0 or higher version.
备案序号粤ICP备12025165号