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16 纳米及更高技术面临的良率和成本挑战
录入时间:2016/6/28 11:12:49

16 纳米及更高技术面临的良率和成本挑战

Robert CappelKLA-Tencor 公司全球客户服务部高级总监

Cathy Perry-SullivanKLA-Tencor公司全球客户服务部技术营销经理

为了按照小于 16 纳米的设计规格生产 IC器件,半导体制造商整合了多种新技术,包括多重图形、隔离层间距分割、三维逻辑和存储结构、新材料和复合光罩。上述创新技术带来的挑战给半导体行业施加了巨大的成本压力。在这种形势下,高良率和快速增产在帮助半导体制造商维持利润率方面发挥着关键作用。

过去 30 年,工艺控制帮助 IC 制造商加速了良率提升,为提早识别重要工艺问题提供了必要的检测和计量技术。随着 IC 器件设计规格不断缩小,工艺控制系统也在紧跟这一节奏,通过执行创新技术,得以检测抑制良率和可靠性的缺陷和工艺变异。例如,过去 30 年,KLA-Tencor 的光学晶片检验系统从使用钨卤组合光源、成品显微物镜和成品传感器,逐渐演变为利用比日光更亮的激光泵浦宽频光源,以及复杂程度堪比光刻机和定制传感器元件的光学器件,速度比数码相机快 1000 倍。如今的宽频等离子光学成像晶片检验仪能够检测 10 纳米的缺陷(仅为 DNA 链的四倍大小)。此外,在一片 300 毫米的晶片上搜遍所有晶粒,检测这些缺陷,就好比在几英里的高空,搜索整个面积相当于加利福尼亚州的区域,寻找散落的几百枚硬币,在一小时内找到。

采用多重技术生产当今尖端设备,为工艺控制带来了挑战。检验和计量系统必需能够从更小的缺陷和工艺/图案变异中提取信号,通常这些信号与具有高纵横比特性的复杂三维结构有关。随着新材料的应用和工艺变异的增多,这种信号提取需要在提高背景噪音的环境中发生。此外,面对多重图形和更多的工艺步骤,检验和计量工具需要具备更高的生产力,才能实现充分的生产监控,从而检测变异。例如,采用多重图形技术生产的 FinFET,它所需的工艺控制策略必须利用整合了设计信息的先进检验和计量系统,从而具备解决更小的关键缺陷、三维结构和更小的工艺窗口的灵敏度。此外,检验和计量解决方案还必须带来更高的生产力,帮助在保持成本效益的前提下,监督和控制使用多重图形加工 FinFET 时增多的程序步骤。

这些挑战推动了创新,形成独一无二的工艺控制技术和解决方案,尽早发现设计、图形或工艺问题。这种能力对于 IC 制造商至关重要,因为有了它就能产生领先于当今和未来水平的技术,尽量提高生产和设备性能,同时还降低了风险和成本。

 

工艺控制的价值

工艺控制核心的检验和计量系统不会用于加工 IC 器件,因为此类系统不会增加或减少材料,也不会创作图案。然而,工艺控制非但不是 IC 制造的冗余步骤,还是制造高良率、可靠设备的关键所在。通过查找缺陷和测量关键参数,检验和计量系统监控了制造设备所需的上百个步骤。在出现变异时,这些程序控制测量手段帮助晶圆厂工程师识别和排除工艺问题。工艺控制与良率有重大关联,因为不通过检验和计量,晶圆厂几乎不可能准确地找到影响良率的工艺问题。

实现快速增产,从而迅速将产品推向市场对于芯片制造商至关重要—任何增产延误都会影响收入 [1] 并且可能影响未来研发投资和新一代产品的发布。通过执行得力的工艺控制策略及采取其他步骤,晶圆厂能够做到缩短开发时间、加快增产速度和提高良率。事实上,芯片制造商能够通过工艺控制获得的价值是通过多种形式实现的,包括:降低制造成本和风险;提高收入;加快大量交货;改善周转时间;提高利润;以及实现业务连续性。

为了让您深入了解工艺控制的价值,我们编辑了工艺控制的十大基本事实(图 1)。我们在一系列工艺观察文章 [2-10]中,对上述基本事实一一做了介绍,文章中还包含此类事实应用于半导体 IC 制造的详细情况。通过这十大事实了解工艺控制的基本性质,晶圆厂能够执行策略,识别关键缺陷、找到偏差并减少引起变异的源头。

图 1.  半导体 IC 行业工艺控制的十大基本事实。

面对越来越复杂的先进设备和工艺整合,晶圆厂在向前发展时必须考虑的一个最关键的基本事实是:各条设计规则 [9] 的工艺控制要求都在提高。如图 2 所示,从 16/14 纳米设计规格开始,工艺步骤的数量显著增加。在工艺步骤数量增加的同时,所有步骤都必须坚持更高的偏差、缺陷密度和变化性标准。如果 28 纳米规格每个步骤的良率稳定地保持在达到的水平上,那么预计各个较小设计规格的累计良率将会下降(图 3)。由于这一良率损失的复杂性质,晶圆厂必须实现更加严格的控制,并且降低各具体工艺步骤的缺陷密度。这就推动了对于新工艺控制策略的需求。新的工艺控制策略不仅需要检测关键的良率影响因素和微小的工艺变异,还要让工程师能够增加检验和计量取样。上述工艺控制能力可直接监控数量增多的工艺步骤,并快速检测可能严重影响晶片制造成本的偏差。

 

图 2. 自 16/14 纳米设计规格开始,随着设计规格的缩小,工艺步骤的数量显著增多。资料来源:IC Knowledge 战略成本模型。

 

 

图 3. 预计随着工艺步骤的增加,如果单个步骤的良率稳定地保持在 28 纳米的水平上,高级设计规格的累计良率将会降低。

 

应对未来工艺控制挑战的策略

设计规格达到 16 纳米以下之后,半导体制造商都会面临摩尔定律的诸多挑战。从技术的层面讲,有整合新技术(例如,多重图形、三维结构、新材料、复合光罩,以及数量增多的工艺步骤)的复杂性。从经济的层面上讲,这些技术的集合给晶圆厂维持成本控制造成越来越多大压力。晶体管成本与比例因数、制造成本和良率相关。面对晶圆厂、设计、开发和光刻成本的提高,半导体制造商要实现摩尔定律的成本目标,最好的解决方案就是加速提高良率。

在努力加快增产的过程中,IC 制造商在设计稳固性和工艺窗口方面,必将面临众多问题。从设计的层面讲,工程师们必须能够找到并评估设计弱点,以便推动改善,确保为生产提供稳定的设备设计和加工技术。对于 16 纳米以下的设计规格,规定的图案叠加预算为 ≤4.5 纳米、关键尺寸规格为 ~2 纳米,并且工艺窗口极小。为了推动做出必要变更,达到这些严格的图案规范(图 4),工程师需要了解整个晶圆厂的图案错误原因,以及工艺窗口变异产生的影响。

图 4. 对于高级多重图形技术,图案错误的源头遍布整个晶圆厂—发生在光刻间内外。为了达到针对叠加和关键尺寸异常严格的规范要求,工程师们必须致力于减少整个晶圆厂工艺变异的源头。

 

要想在保持成本目标的同时,解决复杂的技术挑战,工艺控制就非常关键。开发必要的工艺控制解决方案难度很大—要求半导体行业内既要做出巨大创新,又要实现多部门密切协作。不仅需要开发新技术,实现高级的检验和计量系统性能,而且追求创新,创造全面的工艺控制解决方案也很关键—将多种工艺控制系统捆绑在一起的策略,通过智能分析系统处理生成的复杂海量数据,使这些工艺控制系统在晶圆厂内协调合作。这种工艺控制“系统的系统”能够通过快速设计验证和工艺窗口探查、扩展和控制,帮助晶圆厂实现更快的增产速度。

图 5 显示了关于工艺控制解决方案的两个示例。缺陷探查的目标是检测和识别影响良率的关键缺陷。这类缺陷在生产时的开发和工艺漂移过程中,会加剧设计问题。探查系统通过 2920 系列宽频等离子光学缺陷检验系统上的 NanoPoint™ 技术,利用设计信息查找对良率影响最为显著的关键图形缺陷。Surfscan® SP5 无图案晶片检验系统通过检测尽管微小,却能造成高级三维设备上后续膜层和图案结构(例如 FinFET 和垂直 NAND 闪存)变形的基材缺陷,帮助避免良率问题。最后,eDR-7110 电子束审查和分类系统识别 2920 系列和 Surfscan 检验仪检测出的缺陷。缺陷探查解决方案生成关键纳米级缺陷的综合信息,帮助晶圆厂工程师描绘、优化和监控先进流程,加快面市。

图 5. 未来的流程控制涉及将众多检验和计量系统捆绑在一起,具备智能数据分析功能的“系统的系统”解决方案。本文展示了流程控制解决方案的两个示例:左图为 KLA-Tencor 的缺陷探查解决方案;右图为 KLA-Tencor 的 5D 图案控制解决方案。

 

5D™ 图案控制解决方案 [11, 12] 的目标是帮助 IC 制造商在先进的设备上获得最优的图案。如今使用复杂的多重图形和隔离层间距分割技术后,图案错误不再与光刻间如影随形。图案错误可能出自整个晶圆厂范围内的源头,例如 CMP 导致的晶片变形。CMP 与扫描仪焦距出错直接相关。5D 解决方案利用多种计量系统,识别和控制整个晶圆厂的图案变异源头,并利用智能分析系统处理生成的数据。该系统解决方案的关键组成部分是反馈和前馈计量数据的能力(图 6)。许多设计规格均利用反馈环节。例如,Archer™ 500LCM 叠加计量系统识别图案错误并反馈信息至光刻模块和扫描仪,从而改善后续批次的图案效果。除此之外,还有机会前馈信息,进一步改善图案效果。例如 WaferSight™ PWG 带图案晶片几何测量系统,能够测量经过蚀刻和 CMP 等工艺的晶片形状,并且这种数据能够前馈到扫描仪,用于改善图案效果 [13 - 15]。总之,这种 5D 解决方案—利用整个晶圆厂的全面测量,以及反馈和前馈控制环节的智能组合—能够帮助晶圆厂工程师扩展其工艺窗口、减少上述窗口内的变异,并且最终取得更好的图案成果。

 

 

图 6. KLA-Tencor 的 5D 图案控制解决方案执行多个数据环节,帮助优化图案效果。现有的反馈环节(蓝色)已出现在多个设计规格中,可检测和弥补工艺变异。新增经过优化的反馈环节(绿色)能够提早监测工艺变化。创新前馈环节(橙色)利用计量系统测量源头的变异,然后前馈该等数据到后续的工艺步骤。

这种综合性工艺控制解决方案是 IC 行业取得成功的关键组成部分,能够让工程师更加快速和节约地解决形形色色的工艺问题,从而实现高良率和快速增产。今后的重中之重是维持创新与协作的生态系统,确保开发出新的,能够克服 IC 工艺和成本困难的工艺控制系统和解决方案。

 

参考资料

1.       “The Chip Insider,” VLSIresearch, March 26, 2013.

2.       Price and Sutherland, “Process Watch: You Can’t Fix What You Can’t Find,” Solid State Technology, July 2014. http://electroiq.com/blog/2014/07/process-watch-the-10-fundamental-truths-of-process-control-for-the-semiconductor-ic-industry/

3.       Price and Sutherland, “Process Watch: Sampling Matters,” Semiconductor Manufacturing and Design, September 2014. http://semimd.com/blog/2014/09/15/process-watch-sampling-matters/

4.       Price and Sutherland, “Process Watch: The Most Expensive Defect,” Solid State Technology, December 2014. http://electroiq.com/blog/2014/12/the-most-expensive-defect/

5.       Sutherland and Price, “Process Watch: Fab Managers Don’t Like Surprises,” Solid State Technology, December 2014. http://electroiq.com/blog/2014/12/process-watch-fab-managers-dont-like-surprises/

6.       Sutherland and Price, “Process Watch: Know Your Enemy,” Solid State Technology, March 2015. http://electroiq.com/blog/2015/03/process-watch-know-your-enemy/

7.       Sutherland and Price, “Process Watch: Time is The Enemy of Profitability,” Solid State Technology, May 2015. http://electroiq.com/blog/2015/05/process-watch-time-is-the-enemy-of-profitability/

8.       Price and Sutherland, “Process Watch: The Most Expensive Defect, Part 2,” Solid State Technology, July 2015. http://electroiq.com/blog/2015/07/process-watch-the-most-expensive-defect-part-2/

9.       Price and Sutherland, “Process Watch: Increasing Process Steps and the Tyranny of Numbers,” Solid State Technology, July 2015. http://electroiq.com/blog/2015/07/process-watch-increasing-process-steps-and-the-tyranny-of-numbers/

10.   Sutherland and Price, “Process Watch: Risky Business,” Solid State Technology, September 2015. http://electroiq.com/blog/2015/09/process-watch-risky-business/

11.   Korczynski, “Overlay Metrology Suite for Multiple Patterning,” Semiconductor Manufacturing and Design, August 2014. http://semimd.com/blog/2014/08/26/overlay-metrology-suite-for-multiple-patterning/

12.   Moyer, “Feed It Forward (And Back),” Electronic Engineering Journal, September 2014. http://www.eejournal.com/archives/articles/20140915-klat5d/

13.   Lee et al, “Improvement of Depth of Focus Control using Wafer Geometry,” Proc. of SPIE, Vol. 9424, 942428, 2015.

14.   Tran et al, “Process Induced Wafer Geometry Impact on Center and Edge Lithography Performance for Sub 2X nm Nodes,” 26th Annual SEMI Advanced Semiconductor Manufacturing Conference, 2015.

15.   Morgenfeld et al, “Monitoring process-induced focus errors using high resolution flatness metrology,” 26th Annual SEMI Advanced Semiconductor Manufacturing Conference, 2015.


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